`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    20:36:15 09/03/2012 
// Design Name: 
// Module Name:    synchronizer 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module synchronizer(Clock_i,inputSignal_i,signal_Sync_o);

input Clock_i,inputSignal_i;
output signal_Sync_o;
reg q1,q2,signal_Sync_o;

always @ (posedge Clock_i)
begin
	q1 <= inputSignal_i;
	q2 <= q1;
	signal_Sync_o <= q2;
end
endmodule
